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华为“爆改”5nm芯片
华为更新“韬定律”论文V2版，提出基于时间微缩（τ缩放）的后摩尔定律芯片性能提升路径。核心验证芯片Kirin 2026通过“逻辑折叠”设计，在相同制造工艺下实现晶体管密度从155MTr/mm²提升至238MTr/mm²（按华为口径），相当于传统几何微缩三年的代际飞跃。文章详细拆解了τ分层函数（晶体管/电路/芯片/系统）、逻辑折叠技术原理及晶圆堆叠方案，并从经济性和出口管制角度解释了为何是华为、为何是现在提出这一范式。适合关注半导体先进封装、系统-工艺协同优化（STCO）及国产芯片替代路径的深度读者阅读。原文 ↗
核心观点
- ▍华为提出“韬定律”：芯片性能提升应从几何缩放（微缩晶体管）转向时间缩放（压缩τ时间常数），绕开光刻设备限制，在固定工艺节点实现跨代性能增长。
- ▍Kirin 2026芯片是“韬定律”首款量产验证芯片。通过“逻辑折叠”（将电路拆分至多层晶圆堆叠、垂直互联），在相同制造工艺下晶体管密度提升相当于传统几何微缩三年（三代）的水平，功耗降至参照芯片Kirin 9030 Pro的59%。
- 01华为晶体管密度计算口径（含填充、隔离器件）为2×10⁶ ÷ (栅接触间距 × 标准单元高度)，比行业口径（1.474×10⁶）高出35.7%；按行业标准折算，Kirin 2026晶体管密度约为175.39 MTr/mm²，小幅超出台积电5nm平面工艺上限（171.3 MTr/mm²）。
- 02逻辑折叠属于τ分层函数中的τ_circuit（电路层）时间微缩：将原本单层芯片上的寄存器（FF）和运算电路（Comb）拆分至两层晶圆，以垂直短通道替代横跨芯片的长线，缩短信号传输距离。
- 03华为预测2026–2035年，逻辑折叠将从局部折叠演进为全规模多层折叠，晶体管密度有望向400 MTr/mm²（按行业口径约294.8）攀升，CPU核频率突破4GHz。
- 04在AI数据中心场景，华为认为超过80%能耗消耗于数据传输，超过70%系统成本分配给数据存储。韬定律的扩展方案包括Unified Bus统一总线、Hi-ONE近封装光学引擎和3D Folding封装拓扑重组。
- 05华为强调韬定律是过去6年381颗芯片量产经验的总结，是“端到端堆栈协同优化”（即STCO，系统-工艺协同优化）的语言，而DTCO（设计-工艺协同优化）局限在单裸片内部。
反方 / 局限
- — 华为何庭波在论文中承认现阶段的τ缩放“不是完美的”，仍面临开放挑战：原生EDA工具链缺失、不同批次/工艺晶圆键合带来的工艺变异等。
- — “韬定律”以“定律”命名存在争议，因为它仅基于华为自研数据库和定制参数，缺乏第三方独立复测和行业共识验证，尚未达到摩尔定律、登纳德缩放定律那样的统计普遍性。
- — 《芯片简史》作者汪波指出，韬定律最大的挑战是凝聚产业与学术共识，让AI厂商、EDA厂商和设计生态愿意适配新路径，难度可能超过鸿蒙系统的切换。
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