三星HBM4量产两个月后良率仍低于60%，而核心1c DRAM芯片良率已超80%——问题出在封装环节本身。从HBM3E到HBM4，硅通孔数从约1024个翻倍到2048个，每个直径仅2-5微米，高度对齐精度需达到纳米级。TSV工艺已占HBM封装总成本的30%，而12层甚至16层堆叠带来的热应力会导致芯片翘曲，进一步拉低良率。韩系巨头良率在60-75%之间，国产HBM样品良率同样卡在60%，成为量产前最关键的"死亡线"。

应对HBM4量产，三大存储厂的策略完全分化：美光坚持自研20nm逻辑基底芯片，认为把创新押在DRAM顶层比升级逻辑节点收益更大，HBM3E能效已比对手高出30%。SK海力士选择与台积电合作，用12nm逻辑基底搭配MR-MUF封装，目标是2026下半年送样、2027年量产。三星则走全流程自研路线，在自家4nm工艺上生产逻辑芯片并完成3D封装，抢先两个月首发量产HBM4，但良率至今卡在60%以下。三种路线在速度、能效、成本、风险间的取舍，将在英伟达Vera Rubin平台的供货份额上见分晓。

美光高管在访谈中透露了一个关键信号：LPDDR6从设计之初就专为数据中心打造，与LPDDR5"先做移动端再改造"的路径截然不同。JEDEC已确认LPDDR6将支持512GB单颗容量、SOCAMM2模组标准、以及存内计算PIM标准。Cadence在DesignCon 2026上指出，LPDDR6恰好卡在性能与成本的交点上——对AI推理场景来说，它的能效比DDR5更优，带宽足以支撑KV缓存卸载，将成为HBM之外的"第二内存层"。量产时间预计2028-2029年，但AI智能体需求可能把时间表提前。

美光高管判断当前是AI驱动的结构性变化而非传统周期，但市场对见顶时间分歧巨大。瑞银认为供需缺口将延续至2027年Q4，三星前半导体总裁庆桂显押注2028年上半年。做空机构香橼已公开做空闪迪，理由是：两倍于2018年峰值时的新产能即将释放，长协锁价无法规避行业周期回落。真正值得追问的不是"周期到没到顶"，而是"HBM的产能独占效应何时会被通用DRAM的新建晶圆厂稀释"——这是一个可用晶圆厂建设周期（约2.5年）来测算的具体时间窗口。