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IBM宣布0.7nm突破，工程师却集体“挑刺”
IBM于2026年6月宣布推出全球首个0.7nm芯片，声称采用NanoStack垂直堆叠架构实现近1000亿晶体管集成。然而，多位半导体工程师指出，0.7nm仅为营销命名，NanoStack实际结构尺寸（如纳米片厚度5nm、层间距9nm）与0.7nm相去甚远。本文梳理了工程师的批评意见（包括马斯克的“用原子数量命名”倡议），并指出争议根源在于行业早已脱离物理尺寸的纳米命名体系。文章立场较为平衡，既呈现了技术争议，也肯定了IBM在垂直堆叠架构和SRAM缩放上的研究贡献。适合关注半导体前沿工艺的业内人士阅读，也适合普通读者了解“纳米工艺命名”的游戏规则。原文 ↗
核心观点
- ▍IBM所谓0.7nm芯片技术突破，其核心价值在于NanoStack三维垂直堆叠架构，而非任何0.7nm物理尺寸的晶体管。
- ▍此次争议的本质并非针对IBM，而是整个半导体行业自22nm FinFET时代以来“纳米工艺节点”命名体系已完全脱离真实物理尺寸的普遍问题。
- 01IBM宣布于2026年6月25日推出全球首个亚1纳米（0.7nm）芯片，采用NanoStack架构，将两层互补晶体管垂直集成，形成单片3D CMOS。
- 02IBM声称该技术可在指甲盖面积上集成近1000亿晶体管，密度约为其2021年2nm芯片的两倍，可带来50%性能提升和70%能效改善，并将SRAM面积缩减40%。
- 03Hacker News等高赞评论及多位半导体背景工程师指出：NanoStack中纳米片厚度约为5纳米（约15个硅原子宽），层间距9纳米，均与0.7nm相去甚远；显微照片中也不存在宽度仅0.7nm的结构。
- 04IBM官方博客实质上承认了命名与物理尺寸的脱钩，指出“7埃米（0.7nm）指的是这一代芯片的整体工艺代际”。IBM副总裁Bu Huiming也表示行业早已不以物理线宽命名制程节点。
- 05马斯克在社交平台X上对批评表示赞同，并提议改用“最小特征宽度所含的原子数量”来定义制程节点。
- 06IBM已出售其芯片制造业务，该技术能否商用取决于台积电、三星、英特尔或Rapidus等制造商是否购买授权并攻克量产难题，IBM给出的商业化时间表是五年内或更久。
反方 / 局限
- — 文章承认，对于业内工程师而言，“工艺节点名称与真实特征尺寸无关”已是公开共识，但IBM采用“0.7nm”表述仍易误导普通公众。
- — 多层垂直堆叠对制造精度极高，良率控制和热预算管理是巨大挑战，且IBM无自有制造能力，商业化前景不确定。
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