ACE 不是 x86 第一次碰矩阵加速。Intel 从 Sapphire Rapids 起内置 AMX（高级矩阵扩展），通过 8 个 2D 瓦片寄存器和内积指令（TMUL）给 CPU 加上了矩阵乘加能力，峰值吞吐量是 AVX-512 的 4 倍以上，但编程模型复杂——tile 配置需显式指定，且数据布局不对会导致 L1 缓存缺失率飙升。AMD 则在 AVX10 向量架构上持续演进。ACE 的诞生，本质是两大巨头为统一 x86 的 AI 加速指令集而采取的折中与升级方案。

ACE 通过块缩放寄存器 BSR0 在外积计算期间对分组缩放因子进行管理，把 FP8 的有限动态范围拉升到接近 FP16 的水平。FP8 只有 8 位——E4M3 格式最大能表示 448，E5M2 最大 57344，对于大模型权重中动辄百倍波动的数值区间，全局缩放远不够用。ACE 的做法是让每组 64 字节数据附带独立的缩放因子，反量化在计算流水线中原地完成，这比 ARM SME 的类似机制在寄存器布局上更紧凑，但代价是面向前者编写的优化代码无法直接迁移到后者的生态。

Intel/AMD 亮出 ACE 的同一天，ARM 正通过 SME2 把 CPU 矩阵加速推向一个新高度。SME2 支持 FP8、INT4 等更小数据类型，并引入查找表(LUT)指令处理自定义量化，实测在 Google Gemma 3 上 AI 性能提升 4.7 倍。ARM 的杀手锏是向量长度无关(VLA)设计——同一份二进制代码能在 128 位到 2048 位不同实现上高效运行，而 ACE 目前固定了 64 字节 x 16 行的瓦片配置。x86 阵营选择固定尺寸以简化编程模型，ARM 则押注可伸缩性，两种路线将在 AI 推理和边缘场景正面交锋。

ACE 让 x86 在矩阵运算密度上比 AVX10 提升 16 倍，但决定它能否真正替代 GPU/NPU 的变量不在指令集本身，而在两个不可控因素：一是 PyTorch/TensorFlow 等框架能否在 2027 年前完成对 ACE 算子的一体化适配，而不是让开发者手写汇编；二是 Intel 和 AMD 各自的产品落地节奏——Granite Rapids 和后续的 Diamond Rapids 谁先支持 ACE，以及两者在功耗/面积上的实际取舍。如果推理工作负载中 70B 以下量化模型占比持续上升，CPU 端 ACE 的低延迟优势（零 PCIe 拷贝）可能让 GPU 的小 batch 推理场景失守。

ACE 选择外积作为新加速器原语，而不是 AMX 已有的内积（TMUL）路线。外积生成秩 1 矩阵，在 SVD、FFT 和部分注意力机制中天然匹配；内积则更适合标准全连接层和卷积。但当前大模型推理中占主导的 GEMM 核心，内积实现可以通过更高效的累加器复用减少内存访问。ACE 的外积设计能否在主流 LLM 推理中跑赢 AMX 内积，取决于两个关键点：编译器能否把 GEMM 自动拆解为外积序列，以及外积的 64 字节 x 16 行固定瓦片是否会成为小矩阵计算的瓶颈。