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JEDEC通过SPHBM4标准：信号引脚减少75%，传输速率提升至4倍
JEDEC于6月21日通过了SPHBM4内存标准，通过将信号引脚从2048个减至512个（减少75%），并将传输速率提升4倍（32 Gbps），在标准封装上实现了HBM等级的带宽。该标准旨在降低对昂贵先进封装技术的依赖，缓解AI和HPC芯片对高带宽内存的成本与产能压力。文章还讨论了该标准与未来玻璃基板技术整合的潜力。这是一篇关于特定行业标准的技术报道，适合关注半导体封装、存储器技术和AI硬件基础设施的读者快速了解。原文 ↗原文 ↗
核心观点
- ▍JEDEC新通过的SPHBM4标准，通过在标准封装上将信号引脚减少75%（从2048个降至512个）并将传输速率提升4倍（达32 Gbps），提供了HBM4性能的更低成本替代方案，旨在缓解先进封装成本高和产能受限的瓶颈。
- 01SPHBM4标准中的‘SP’代表‘标准封装（Standard Package）’，核心理念是在维持HBM4性能的同时，改用标准封装结构。
- 02技术规格上，SPHBM4将信号引脚从2048个减少至512个，频率达16 GHz，传输速度达32 Gbps，以弥补引脚减少带来的性能损失。
- 03存储芯片与计算芯片之间的连接距离被拉长至20毫米，这项物理结构改变优化了封装内部的散热管理。
- 04研究分析师指出，该标准极具潜力与未来的‘玻璃基板’技术进行整合，玻璃基板具备更高的热稳定性、更佳的平整度以及更精细的布线能力。
- 05目前几乎所有最新的AI与HPC芯片都采用HBM，且对HBM4/HBM4E的需求增长，但高阶DRAM晶圆短缺和先进封装成本是扩大产能的主要障碍。
反方 / 局限
- — 文章提及业界讨论过HBF、ZAM与3D堆叠NAND Flash等替代方案，但均未达到商业化阶段，暗示SPHBM4并非唯一路线且其商业化前景仍待验证。
- — 玻璃基板技术预计在未来几年内进入试产，2030年左右商业化，这意味着SPHBM4的长期价值高度依赖一个尚未成熟的外部技术。
前置背景
技术原理
平行视角
未来推演
延伸追问