7.7
深览指数
科技腾讯新闻··AI 生成
华为首度“解剖”麒麟9050 Pro：这是“中国芯片全行业共同努力的结果”
华为海思首次公开了基于τ定律(时间缩微)的逻辑折叠芯片麒麟9050 Pro的详细技术架构。文章披露了逻辑折叠如何通过3D堆叠将投影面积降低40%、功耗最高降低66%，以及关键参数如混合键合间距1.5微米、5000万根高速通道。核心亮点还包括首次展示的9核16线程CPU架构、FFTS任务调度器，以及通过MoE模型让30B端侧大模型在手机上仅需2.5GB内存跑通的具体方案。这不仅是技术规格罗列，更揭示了华为在先进工艺受限下，通过全产业链协同（封装、EDA、模型算法）另辟蹊径的系统级工程思路。适合关注芯片技术路线、华为供应链自主化、以及端侧AI落地的从业者阅读。原文 ↗
核心观点
- ▍华为在先进工艺制程受限的情况下，通过τ定律（时间缩微）下的逻辑折叠技术，实现了芯片性能的代际提升，证明了非几何缩放路线在量产端的可行性。
- ▍麒麟9050 Pro是华为与中国芯片全行业（封装、EDA、模型算法等）协同的成果，而非单一公司的技术神话。
- 01麒麟9050 Pro采用逻辑折叠，通过5000万根高速通道（混合键合）连接两层晶圆，将投影面积降低40%，走线长度降低28%，功耗降低25%。
- 02华为实现了1.5微米的混合键合间距，并计划在麒麟2027上做到1微米，以进一步探索逻辑折叠的物理极限。
- 03为在端侧运行30B参数模型，麒麟9050 Pro采用MoE架构，通过多级存算协同和量化方案，将所需内存压缩至2.5GB，相比传统方案节省75%。
- 04新一代达芬奇NPU性能提升140%，功耗降低66%，主要收益来自逻辑折叠缩短的互连距离。
- 05华为FFTS函数流任务调度器与鸿蒙系统深度耦合，将系统线程总数从5000多个降至1000多个，使手机卡顿降低31%。
- 06麒麟9050 Pro的ISP采用双引擎架构，将4K60帧视频处理时间压到16.7毫秒以内，解决了传统架构中的数据交换时延问题。
- 07华为对外公布的τ定律路线图显示，到2030年麒麟芯片的晶体管密度有望提升到400+ MTc/mm²。
反方 / 局限
- — 逻辑折叠带来的多层叠层结构，会放大芯片内部的散热问题，需要依赖封装材料和系统级散热设计来解决。
- — EDA工具和混合键合封装工艺仍需依赖产业伙伴（如国内EDA公司、封装厂）的支持，华为无法独自完成全链条。
- — 文章未提及逻辑折叠带来的制造成本增加和良率挑战，这些因素可能限制该技术在非旗舰产品上的大规模应用。
10 分钟 · 5 卡片 · 10 资料
读原文 →